PCF8583的工作原理及在单片机接口中的实现:时钟/日历芯片PCF8583是一种实时时钟集成电路，硬件方面介绍了PCF8583的结构、功能厦工作原理；软件方面，因为PCF8583是通过I C总线方式
上传时间： 2013-06-10
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EDA卷积码编解码器实现技术针对某扩频通信系统数据纠错编码的需要, 构造并分析了(2 , 1 , 6) 卷积码编解码器的基本工作原理, 提出了基于MAX +
上传时间： 2013-07-18
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基于VxWorks实时嵌入式操作系统，提出了开发DHCP+的设计方案和实现流程，能较好地解决纯DHCP下的用户合法性问题，并给出了仿真结果。
上传时间： 2013-04-24
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现代通信系统对带宽和数据速率的要求越来越高，超宽带(ultra-wideband，UWB)通信以其传输速率高、空间容量大、成本低、功耗低的优点，成为解决企业、家庭、公共场所等高速因特网接入的需求与越来越拥挤的频率资源分配之间的矛盾的技术手段。 论文主要围绕两方面展开分析：一是介绍用于UWB无载波脉冲调制及直接序列码分多址调制(DS-CDMA)的新型脉冲，即Hermite正交脉冲，并且分析了这种构建UWB多元通信和多用户通信的系统性能。二是分析了UWB的多带频分复用物理层提案(MBOA)的调制技术，并在FPGA上实现了调制模块。正交Hermite脉冲集被提出用于UWB的M元双正交调制系统，获得高数据速率。调整脉冲的脉宽因子和中心频率能使脉冲满足FCC的频谱要求。M元双正交调制的接收机需要M/2个相关器，远比M元正交调制所需的相关器数量少。误码率一定时，维数M的增加可获得高的比特率和低的信噪比。虽然高阶的Hermite脉冲易受抖动时延的影响，但当抖动时延范围小于0.02ns时，其影响较为不明显。本文认为1～8阶的Hermite脉冲皆可用，可构成16元双正交系统。 正交Hermite脉冲集也可以构造UWB多用户系统。各用户的信息用不同的Hermite脉冲同时传输，其多用户的误比特率上限低于高斯单脉冲构成的PPM多用户系统的误比特率，所以其系统性能更优。正交Hermite脉冲还可以用于UWB的DS-CDMA调制，在8个脉冲可用的情况下，最多可容64个用户同时通信。 基于MBOA提出的UWB物理层协议，本文用Verilog硬件语言实现了调制与解调结构，并用Modelsim做了时序验证。用Verilog编程实现的输出数据与Matlab生成的UWB建模的输出结果一致。为了达到UWBMB-OFDM系统的FFT处理器的要求，一个混和基多通道流水线的FFT算法结构被提出。其有效的实现方法也被提出。这种结构采用多通道以获得高的数据吞吐量。此外，它用于存储和复数乘法器的硬件损耗相比其他的FFT处理器是最少的。高基的FFT蝶算减少了复数乘法器的数量。在132MHz的工作频率下，整个128点FFT变换在此结构模式下只需要242.4ns,满足了MBOA的要求。
上传时间： 2013-07-29
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本文以数字信号处理系统为应用背景，围绕基于FPGA的ⅡR数字滤波器的实现技术展开了研究。 首先以ⅡR数字滤波器的优化设计基本理论为依据，研究了在频域上的最小均方误差设计法和在时域上的最小平方误差设计法。以四阶和六阶两个ⅡR低通数字滤波器设计为例，利用Matlab软件进行辅助设计，探讨了滤波器的设计过程。 然后着重研究了FPGA的设计方法和设计流程，在设计中采用了层次化、模块化的设计思想，将整个滤波器划分为多个功能模块，利用VHDL语言编程和原理图两种设计技术进行了ⅡR滤波器的各个功能模块的设计，采用EPlCl2Q240器件实现了基于FPGA的二个二阶节级联型结构的四阶ⅡR低通数字滤波器，并类推了设计六阶ⅡR低通数字滤波器。最后用QuartusⅡ4.0软件进行了综合与仿真，用MATLAB7.0软件对仿真结果进行了分析，最终在GW48-PK2开发系统中进行了硬件电路验证，得出了实际滤波效果测试波形，验证了所设计滤波器的正确性。 本设计对于用二阶节级联型结构构成的ⅡR数字滤波器硬件电路具有通用性，通过改变二阶节级联型结构的数量，可以构成任意偶数阶的滤波器；同时，通过上模型中系数的变换，也可以构成相应阶数的高通、带通、带阻等滤波器。
上传时间： 2013-06-20
上传用户：lw852826
数控系统在工矿领域已得到广泛应用，计算机数控系统通过对数字化信息的处理和运算，并转化成脉冲信号，实现对步进电机的控制，进而控制数控机床动作和零件加工。随着嵌入式技术的发展，我们可以设计规模更小，成本更低，功能更特定的嵌入式系统来完成传统计算机数控系统所完成的工作。 步进电机以其精度高、控制灵活、定位准确、起停迅速、工作可靠、能直接接受数字信号的特点，成为数控系统中的重要执行部件。然而根据步进电机的特性，必须要采取适当而有效的升降速控制策略，特别是在多电机连动的系统中，对多个电机连动的速度控制和脉冲分配也很值得研究。在本文中作者将介绍一种三轴连动的速度控制和脉冲分配的优化算法，以及其在基于FPGA和ARM配合的高速数控雕刻机控制系统中的实现。 在本文中还可以看见，为了减小本系统中主控MCU的压力，作者还将利用FPGA来设计一个针对多电机连动的速度控制和脉冲分配优化算法的外围定制控制器。 最终实验结果表明，作者所提出的优化算法及其在本系统的实现方案，完全达到客户所提出的高速数控雕刻机控制系统的各项设计性能指标。
上传时间： 2013-07-02
上传用户：dreamboy36
建立在数据率转换技术之上的宽带数字侦察接收机要求能够实现高截获概率、高灵敏度、近乎实时的信号处理能力。双信号数据率转换技术是宽带数字侦察接收机关键技术之一，是解决宽带数字接收机中前端高速ADC采样的高速数据流与后端DSP处理速度之间瓶颈问题的可行方案。测频技术以及带通滤波，即宽带数字下变频技术，是实现数据率转换系统的关键技术。本文首先介绍了宽带数字侦察接收关键技术之一的数据率转换技术，着重研究了快速、高精度双信号测频算法以及实验系统硬件实现。论文主要工作如下： (1)分析了现代电子侦察环境下的信号特征，指出宽带数字接收机必须满足宽监视带宽、流水作业以及近实时的响应时间。给出了一种频率引导式的数字接收机方案，简要介绍这种接收机的关键技术——快速、高精度频率估计以及高效的数据率转换。 (2)介绍了FFT技术在测频算法中的应用，比较了FFT专用芯片及其优点和缺点，指出为了满足实时处理要求，必须选用FPGA设计FFT模块。 (3)在分析常规的插值算法基础上，提出了一种单信号的快速插值频率估计方法，只需三个FFT变换系数的实部构造频率修正项，计算量低。该方法具有精度高、测频速率快的特点。 (4)基于DFT理论和自相关理论，提出了结合FFT和自相关的双信号频率估计算法。该方法先用DFT估计其中一个信号的频率和幅度，以此频率对信号解调并对消该频率成分，最后利用自相关理论估计出另一个信号的频率。 (5)基于DFT理论和FFT技术，研究了信号平方与FFT结合的双信号频率估计算法。根据信号中两频率分量的幅度比，只需一次一维平方信号谱峰搜索，就可以得到双信号的和频与差频分量的估计值，并利用插值技术提高测频精度。该算法能够精确地估计频率间隔小的双信号频率，且容易地扩展到复信号，FPGA硬件实现容易。 (6)基于现代谱分析理论，研究了基于AR(2)模型的双信号频率估计算法。方法在利用AR(2)模型系数估计双正弦信号频率之和的同时，利用FFT快速测频算法估计其中强信号分量的频率值。算法仿真验证和性能分析表明了提出的算法能快速高精度地估计双信号频率。 (7)给出了基于频谱重心算法的雷达双信号频率估计的FPGA硬件实现架构，并进行了时序仿真。 (8)讨论了双信号带宽匹配接收系统的硬件设计方案，给出了快速测频及带宽估计模块设计。
上传时间： 2013-06-02
上传用户：youke111
现代雷达系统广泛采用脉冲压缩技术，用以解决作用距离与分辨能力之间的矛盾。脉冲压缩是指雷达通过发射宽脉冲，保证足够的最大作用距离，而接收时，采用相应的脉冲压缩法获得窄脉冲以提高距离分辨率的过程。同时，数字信号处理技术的迅猛发展和广泛应用，为雷达脉冲压缩处理的数字化实现提供了可能。 本文主要研究雷达多波形频域数字脉冲压缩系统的硬件系统实现。在匹配滤波理论的指导下，成功研制了基于FPGAEP1K100QC208-1和4片高性能ADSP21160M的多波形频域数字脉冲压缩系统。该系统可处理时宽在42μs以内、带宽在5MHz以下的线性调频信号(LFM)，非线性调频信号(NLFM)和Taylor四相码信号，且技术指标完全满足实用系统的设计要求。 本文完成的主要工作和创新之处有：(1)基于双通道模数转换器AD10242设计高精度数据采集电路，为整个脉压系统的工作提供必要的条件。完成了前端模拟信号输入电路的优化和差分输入时钟的产生，以实现高精度采样。 (2)根据协议和脉压系统的工作要求，以基于FPGAEP1K100QC208完成系统控制，使整个脉压系统正确稳定地工作。同时以该FPGA生成双口RAM，实现数据暂存，以匹配采样速率和脉压系统频率。 (3)设计基于4片高性能ADSP21160M的紧耦合并行处理系统，以完成多波形频域数字脉冲压缩的全部运算工作。4片DSP共享外部总线，且各DSP以链路口互连，进行数据通信。各DSP还使用一个链路口连接到接口板DSP，将脉压结果送出。 (4)以一片ADSP21160M和一片EP1K100QC208为核心，设计输出板电路，完成数据对齐、求模和数据向下一级的输出，并产生模拟输出。 (5)调试并改进处理板和输出板。
上传时间： 2013-06-11
上传用户：qq277541717
本文的主要研究内容是利用FPGA平台实现以太网络接口。 首先，对论文的大致内容和组织结构做了简要介绍，并且比较分析了目前比较流行的网络接口实现的三种方法，并以此为基础提出了本文中重点介绍的基于FPGA 的网络接口实现方法。 其次，介绍采用以FPGA 做为主控芯片控制8019AS 网络控制芯片来实现从网络上接收数据帧的功能。FPGA 需要在上电时完成对于8019AS的初始化设置。在接收和发送数据报文时，对相应的寄存器进行控制和操作以完成网络数据帧的接收。对FPGA 与8019AS 之间的接口实现进行了详细的描述。 最后，介绍了在FPGA 内部对于接收到的网络数据帧进行TCP/IP协议分析的具体过程和实现方法。分别详细介绍了接收模块、发送模块以及其中子模块具体功能和实现方法。说明了模块之间相互触发的具体关系。现有的网络接口一般是采用MCU 或者ARM 等专用控制芯片来实现的，而此次课题以FPGA 作为主控芯片来实现网络接口以及部分TCP/IP 协议分析是一个创意。而且由于FPGA 多管脚可以灵活配置，也使得系统的可扩展性有了很大的提高。
上传时间： 2013-06-09
上传用户：huazi
离散余弦变换(DCT)及其反变换(IDCT)在图像编解码方面应用十分广泛，至今已被JPEG、MPEG-1、MPEG-2、MPEG-4和H.26x等国际标准所采用。由于其计算量较大，软件实现往往难以满足实时处理的要求，因而在很多实际应用中需要采用硬件设计的DCT/IDCT处理电路来满足我们对处理速度的要求。本文所研究的内容就是针对图像处理应用的8×8二维DCT/IDCT处理核的硬件实现。 本文首先介绍了DCT和IDCT在图像处理中的作用和原理，详细说明了DCT变换实现图像压缩的过程，并与其它变换比较说明了用DCT变换实现图像压缩的优势。接着，分析研究了DCT的各种快速算法，总结了前人对DCT快速算法及其实现所做的研究。本文给出了两种性能、资源上有一定差异的二维DCT/IDCT的FPGA设计方案。两种方案均利用DCT的行列分离特性，采用流水线设计技术，将二维DCT/IDCT实现转化为两个一维DCT/IDCT实现。在一维DCT/IDCT设计中，根据图像处理的特点对Loeffler算法的数据流进行了优化，通过合理安排时钟周期数和简化各周期内的操作，大大缩短了关键路径的执行时间，从而提高了流水线的执行速度。最后，对所设计的DCT/IDCT处理核进行了综合和时序仿真。 结果表明，当使用Altera公司的MERCURY系列FPGA器件时，本文设计的方案一能够在116M时钟频率下正确完成8×8的二维DCT或IDCT的逻辑运算，消耗2827个逻辑单元；方案二能够在74M时钟频率下正常工作，消耗1629个逻辑单元。
上传时间： 2013-07-14
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