各种JTAG：包括ALTERA、ARM、AVR、LATTICE、S52、XILINX。
标签： LATTICE ALTERA XILINX JTAG
上传时间： 2013-12-21
上传用户：zhangyigenius
turbo jtag CPLD source code use altera EPM7128S
上传时间： 2015-07-26
上传用户：685
USB JTAG 卡. 允许从主机USB口直接控制JTAG I/O 信号。 USB端与Altera USB-Blaster使用相同的协议。主机端与openwince, OpenOCD和Altera的软件兼容
标签： Altera USB JTAG USB-Blaster
上传时间： 2013-12-22
上传用户：yyyyyyyyyy
随着半导体制造技术不断的进步，SOC(System On a Chip)是未来IC产业技术研究关注的重点。由于SOC设计的日趋复杂化，芯片的面积增大，芯片功能复杂程度增大，其设计验证工作也愈加繁琐。复杂ASIC设计功能验证已经成为整个设计中最大的瓶颈。 使用FPGA系统对ASIC设计进行功能验证，就是利用FPGA器件实现用户待验证的IC设计。利用测试向量或通过真实目标系统产生激励，验证和测试芯片的逻辑功能。通过使用FPGA系统，可在ASIC设计的早期，验证芯片设计功能，支持硬件、软件及整个系统的并行开发，并能检查硬件和软件兼容性，同时还可在目标系统中同时测试系统中运行的实际软件。FPGA仿真的突出优点是速度快，能够实时仿真用户设计所需的对各种输入激励。由于一些SOC验证需要处理大量实时数据，而FPGA作为硬件系统，突出优点是速度快，实时性好。可以将SOC软件调试系统的开发和ASIC的开发同时进行。 此设计以ALTERA公司的FPGA为主体来构建验证系统硬件平台，在FPGA中通过加入嵌入式软核处理器NIOS II和定制的JTAG(Joint Test ActionGroup)逻辑来构建与PC的调试验证数据链路，并采用定制的JTAG逻辑产生测试向量，通过JTAG控制SOC目标系统，达到对SOC内部和其他IP(IntellectualProperty)的在线测试与验证。同时，该验证平台还可以支持SOC目标系统后续软件的开发和调试。 本文介绍了芯片验证系统，包括系统的性能、组成、功能以及系统的工作原理；搭建了基于JTAG和FPGA的嵌入式SOC验证系统的硬件平台，提出了验证系统的总体设计方案，重点对验证系统的数据链路的实现进行了阐述；详细研究了嵌入式软核处理器NIOS II系统，并将定制的JTAG逻辑与处理器NIOS II相结合，构建出调试与验证数据链路；根据芯片验证的要求，设计出软核处理器NIOS II系统与PC建立数据链路的软件系统，并完成芯片在线测试与验证。 本课题的整体任务主要是利用FPGA和定制的JTAG扫描链技术，完成对国产某型DSP芯片的验证与测试，研究如何构建一种通用的SOC芯片验证平台，解决SOC验证系统的可重用性和验证数据发送、传输、采集的实时性、准确性、可测性问题。本文在SOC验证系统在芯片验证与测试应用研究领域，有较高的理论和实践研究价值。
上传时间： 2013-05-25
上传用户：ccsp11
altera
上传时间： 2013-11-05
上传用户：dvfeng
altera
上传时间： 2014-01-02
上传用户：pinksun9
This a c_based JATG.This code assumes that you have a JTAG parallel cable connected to your PC // Works with Xilinx parallel III or Altera ByteBlasterMV/
标签： This connected parallel c_based
上传时间： 2014-01-17
上传用户：guanliya
Altera(Intel)_MAX10_10M02SCU169开发板资料硬件参考设计+逻辑例程.QM_MAX10_10M02SCU169开发板主要特征参数如下所示： 主控CPLD：10M02SCU169C8G； 主控CPLD外部时钟源频率：50MHz； 10M02SCU169C8G芯片内部自带丰富的Block RAM资源； 10M02SCU169C8G芯片逻辑单元数为2K LE； QM_MAX10_10M02SCU169开发板板载Silicon Labs的CP2102芯片来实现USB转串口功能； QM_MAX10_10M02SCU169开发板板载MP2359高效率DC/DC提供CPLD芯片工作的3.3V电源； QM_MAX10_10M02SCU169开发板引出了两排50p、2.54mm间距的排座，可以用于外接24Bit的TFT液晶屏、CY7C68013 USB模块、高速ADC采集模块或者CMOS摄像头模块等； QM_MAX10_10M02SCU169开发板引出了芯片的3路按键用于测试； QM_MAX10_10M02SCU169开发板引出了芯片的3路LED用于测试； QM_MAX10_10M02SCU169开发板引出了芯片的JTAG调试端口，采用双排10p、2.54mm的排针；
上传时间： 2022-05-11
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Altera(Intel)_Cyclone10_10CL006开发板资料硬件参考设计+逻辑例程。QM_Cyclone10_10CL006开发板主要特征参数如下所示： 主控FPGA：10CL006YU256C8G； 主控FPGA外部时钟源频率：50MHz； 10CL006YU256C8G芯片内部自带丰富的Block RAM资源； 10CL006YU256C8G芯片逻辑单元数为6K LE； QM_Cyclone10_10CL006开发板板载MP2359高效率DC/DC提供FPGA芯片工作的3.3V电源； QM_Cyclone10_10CL006开发板引出了两排64p、2.54mm间距的排座，可以用于外接24Bit的TFT液晶屏、CY7C68013 USB模块、高速ADC采集模块或者CMOS摄像头模块等； QM_Cyclone10_10CL006开发板引出了芯片的3路按键用于测试； QM_Cyclone10_10CL006开发板引出了芯片的2路LED用于测试； QM_Cyclone10_10CL006开发板引出了芯片的JTAG调试端口，采用双排10p、2.54mm的排针；
上传时间： 2022-05-11
上传用户：qingfengchizhu
Altera(Intel)_Cyclone_IV_EP4CE15_开发板资料硬件参考设计+逻辑例程Cyclone IV EP4CE15核心板主要特征参数如下所示：➢ 主控FPGA：EP4CE15F23C8N；➢ 主控FPGA外部时钟源频率：50MHz；➢ EP4CE15F23C8N芯片内部自带丰富的Block RAM资源；➢ EP4CE15F23C8N芯片逻辑单元数为15K LE；➢ Cyclone IV EP4CE15板载W25Q064 SPI Flash芯片，8MB字节的存储容量；➢ Cyclone IV EP4CE15板载Winbond 32MB的SDRAM，型号为W9825G6KH-6；➢ Cyclone IV EP4CE15核心板板载MP2315高效率DC/DC芯片提供FPGA芯片工作的3.3V电源；➢ Cyclone IV EP4CE15核心板引出了两排64p、2.54mm间距的排座，可以用于外接24Bit的TFT液晶屏、CY7C68013 USB模块、高速ADC采集模块或者CMOS摄像头模块等；➢ Cyclone IV EP4CE15核心板引出了芯片的3路按键用于测试；➢ Cyclone IV EP4CE15核心板引出了芯片的2路LED用于测试；➢ Cyclone IV EP4CE15核心板引出了芯片的JTAG调试端口，采用双排10p、2.54mm的排针；
上传时间： 2022-05-11
上传用户：zhanglei193
