基于0．25gm PHEMT工艺，给出了两个高增益K 波段低噪声放大器．放大器设计中采用了三级级联增加栅宽的电路结构，通过前级源极反馈电感的恰当选取获得较高的增益和较低的噪声；采用直流偏置上加阻容网络，用来消除低频增益和振荡；三级电路通过电阻共用一组正负电源，使用方便，且电路性能较好，输入输出驻波比小于2．0；功率增益达24dB；噪声系数小于3．5dB．两个放大器都有较高的动态范围和较小的面积，放大器ldB压缩点输出功率大于15dBm；芯片尺寸为1mm×2mm×0．1mm．该放大器可以应用在24GHz汽车雷达前端和26．5GHz本地多点通信系统中．
上传时间： 2014-12-23
上传用户：masochism
通常以为TTL门的速度高于“CMOS门电路。影响TTL门电路工作速度的主要因素是电路内部管子的开关特性、电路结构及内部的各电阻数值。电阻数值越大，作速度越低。管子的开关时间越长，门的工作速度越低。门的速度主要体现在输出波形相对于输入波形上有“传输延时”tpd。将tpd与空载功耗P的乘积称“速度-功耗积”，做为器件性能的一个重要指标，其值越小，表明器件的性能越 好（一般约为几十皮（10-12）焦耳）。与TTL门电路的情况不同，影响CMOS电路工作速度的主要因素在于电路的外部，即负载电容CL。CL是主要影响器件工作速度的原因。由CL所决定的影响CMOS门的传输延时约为几十纳秒。
上传时间： 2013-11-22
上传用户：DE2542
摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(PLL ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。
上传时间： 2013-12-17
上传用户：xg262122
开关在电路中起接通信号或断开信号的作用。最常见的可控开关是继电器，当给驱动继电器的驱动电路加高电平或低电平时，继电器就吸合或释放，其触点接通或断开电路。CMOS模拟开关是一种可控开关，它不象继电器那样可以用在大电流、高电压场合，只适于处理幅度不超过其工作电压、电流较小的模拟或数字信号。 一、常用CMOS模拟开关引脚功能和工作原理 1.四双向模拟开关CD4066 CD4066 的引脚功能如图1所示。每个封装内部有4个独立的模拟开关，每个模拟开关有输入、输出、控制三个端子，其中输入端和输出端可互换。当控制端加高电平时，开关导通；当控制端加低电平时开关截止。模拟开关导通时，导通电阻为几十欧姆；模拟开关截止时，呈现很高的阻抗，可以看成为开路。模拟开关可传输数字信号和模拟信号，可传输的模拟信号的上限频率为40MHz。各开关间的串扰很小，典型值为－50dB。
上传时间： 2013-10-27
上传用户：bibirnovis
磁珠由氧磁体组成，电感由磁心和线圈组成，磁珠把交流信号转化为热能，电感把交流存储起来，缓慢的释放出去。 磁珠对高频信号才有较大阻碍作用，一般规格有100欧/100mMHZ ,它在低频时电阻比电感小得多。电感的等效电阻可有Z=2X3.14xf 来求得。 铁氧体磁珠 (Ferrite Bead) 是目前应用发展很快的一种抗干扰元件，廉价、易用，滤除高频噪声效果显著。 在电路中只要导线穿过它即可（我用的都是象普通电阻模样的，导线已穿过并胶合，也有表面贴装的形式，但很少见到卖的）。当导线中电流穿过时，铁氧体对低频电流几乎没有什么阻抗，而对较高频率的电流会产生较大衰减作用。高频电流在其中以热量形式散发，其等效电路为一个电感和一个电阻串联，两个元件的值都与磁珠的长度成比例。 磁珠种类很多，制造商应提供技术指标说明，特别是磁珠的阻抗与频率关系的曲线。 有的磁珠上有多个孔洞，用导线穿过可增加元件阻抗（穿过磁珠次数的平方），不过在高频时所增加的抑制噪声能力不可能如预期的多，而用多串联几个磁珠的办法会好些。 铁氧体是磁性材料，会因通过电流过大而产生磁饱和，导磁率急剧下降。大电流滤波应采用结构上专门设计的磁珠，还要注意其散热措施。 铁氧体磁珠不仅可用于电源电路中滤除高频噪声（可用于直流和交流输出），还可广泛应用于其他电路，其体积可以做得很小。特别是在数字电路中，由于脉冲信号含有频率很高的高次谐波，也是电路高频辐射的主要根源，所以可在这种场合发挥磁珠的作用。 铁氧体磁珠还广泛应用于信号电缆的噪声滤除。 以常用于电源滤波的HH-1H3216-500为例，其型号各字段含义依次为：HH 是其一个系列，主要用于电源滤波，用于信号线是HB系列；1 表示一个元件封装了一个磁珠，若为4则是并排封装四个的；H 表示组成物质，H、C、M为中频应用（50－200MHz），T低频应用（<50MHz），S高频应用（>200MHz）；3216 封装尺寸，长3.2mm，宽1.6mm，即1206封装；500 阻抗（一般为100MHz时），50 ohm。 其产品参数主要有三项：阻抗[Z]@100MHz (ohm) : Typical 50, Minimum 37;直流电阻DC Resistance (m ohm): Maximum 20;额定电流Rated Current (mA): 2500. 磁珠有很高的电阻率和磁导率， 他等效于电阻和电感串联， 但电阻值和电感值都随频率变化。 他比普通的电感有更好的高频滤波特性，在高频时呈现阻性，所以能在相当宽的频率范围内保持较高的阻抗，从而提高调频滤波效果。 磁珠主要用于高频隔离，抑制差模噪声等。
标签： 电感
上传时间： 2013-11-05
上传用户：猫爱薛定谔
由于电磁兼容的迫切要求，电磁干扰(EMI)抑制元件获得了广泛的应用。然而实际应用中的电磁兼容问题十分复杂，单单依靠理论知识是完全不够的，它更依赖于广大电子工程师的实际经验。为了更好地解决电子产品的电磁兼容性这一问题，还要考虑接地、 电路与PCB板设计、电缆设计、屏蔽设计等问题[1][2]。本文通过介绍磁珠的基本原理和特性来说明它在开关电源电磁兼容设计中的重要性与应用，以期为设计者在设计新产品时提供必要的参考。 2 磁珠及其工作原理 磁珠的主要原料为铁氧体，铁氧体是一种立方晶格结构的亚铁磁性材料，铁氧体材料为铁镁合金或铁镍合金，它的制造工艺和机械性能与陶瓷相似，颜色为灰黑色。电磁干扰滤波器中经常使用的一类磁芯就是铁氧体材料，许多厂商都提供专门用于电磁干扰抑制的铁氧体材料。这种材料的特点是高频损耗非常大，具有很高的导磁率，它可以使电感的线圈绕组之间在高频高阻的情况下产生的电容最小。铁氧体材料通常应用于高频情况，因为在低频时它们主要呈现电感特性，使得损耗很小。在高频情况下，它们主要呈现电抗特性并且随频率改变。实际应用中，铁氧体材料是作为射频电路的高 频衰减器使用的。实际上，铁氧体可以较好的等效于电阻以及电感的并联，低频下电阻被电感短路，高频下电感阻抗变得相当高，以至于电流全部通过电阻。铁氧体是一个消耗装置，高频能量在上面转化为热能，这是由它的电阻特性决定的。 对于抑制电磁干扰用的铁氧体，最重要的性能参数为磁导率和饱和磁通密度。磁导率可以表示为复数，实数部分构成电感，虚数部分代表损耗，随着频率的增加而增加。因此它的等效电路为由电感L和电阻R组成的串联电路，如图1所示，电感L和电阻R都是频率的函数。当导线穿过这种铁氧体磁芯时，所构成的电感阻抗在形式上是随着频率的升高而增加，但是在不同频率时其机理是完全不同的。
标签：
上传时间： 2013-11-19
上传用户：yyyyyyyyyy
PCB设计要点 一.PCB工艺限制 1）线 一般情况下，线与线之间和线与焊盘之间的距离大于等于13mil，实际应用中，条件允许时应考虑加大距离；布线密度较高时，可考虑但不建议采用IC脚间走两根线，线的宽度为10mil，线间距不小于10mil。特殊情况下，当器件管脚较密，宽度较窄时，可按适当减小线宽和线间距。 2）焊盘 焊盘与过渡孔的基本要求是：盘的直径比孔的直径要大于0.6mm；例如，通用插脚式电阻、电容和集成电路等，采用盘/孔尺寸 1.6mm/0.8mm（63mil/32mil），插座、插针和二极管1N4007等，采用1.8mm/1.0mm（71mil/39mil）。实际应用中，应根据实际元件的尺寸来定，有条件时，可适当加大焊盘尺寸；PCB板上设计的元件安装孔径应比元件管脚的实际尺寸大0.2～0.4mm左右。 3）过孔 一般为1.27mm/0.7mm(50mil/28mil)；当布线密度较高时，过孔尺寸可适当减小，但不宜过小，可考虑采用1.0mm/0.6mm(40mil/24mil)。 二.网表的作用 网表是连接电气原理图和PCB板的桥梁。是对电气原理图中各元件之间电气连接的定义，是从图形化的原理图中提炼出来的元件连接网络的文字表达形式。在PCB制作中加载网络表，可以自动得到与原理图中完全相
标签： PCB
上传时间： 2014-12-03
上传用户：LP06
电路板短路电阻作用
上传时间： 2013-11-03
上传用户：wweqas
1,电路板插件，浸锡，切脚的方法 1.制板(往往找专门制板企业制作，图纸由自己提供)并清洁干净。 2.插横插、直插小件，如1/4W的电阻、电容、电感等等贴近电路板的小尺寸元器件。 3.插大、中等尺寸的元器件，如470μ电解电容和火牛。 4.插IC，如贴片IC可在第一步焊好。 原则上来说将元器件由低至高、由小至大地安排插件顺序，其中高低原则优先于水平尺寸原则。 若手工焊接，则插件时插一个焊一个。若过炉的话直接按锡炉操作指南操作即可。 切脚可选择手工剪切也可用专门的切脚机处理，基本工艺要求就是刚好将露出锡包部分切除即可。 若你是想开厂进行规模生产的话，那么还是建议先熟读掌握相关国家和行业标准为好，否则你辛苦做出的产品会无人问津的。而且掌握标准的过程也可以帮助你对制作电路板流程进行制订和排序。 最后强烈建议你先找个电子厂进去偷师一番，毕竟眼见为实嘛。
上传时间： 2013-11-14
上传用户：asdfasdfd
Hyperlynx仿真应用:阻抗匹配.下面以一个电路设计为例，简单介绍一下PCB仿真软件在设计中的使用。下面是一个DSP硬件电路部分元件位置关系(原理图和PCB使用PROTEL99SE设计)，其中DRAM作为DSP的扩展Memory(64位宽度，低8bit还经过3245接到FLASH和其它芯片)，DRAM时钟频率133M。因为频率较高，设计过程中我们需要考虑DRAM的数据、地址和控制线是否需加串阻。下面，我们以数据线D0仿真为例看是否需要加串阻。模型建立首先需要在元件公司网站下载各器件IBIS模型。然后打开Hyperlynx,新建LineSim File(线路仿真—主要用于PCB前仿真验证)新建好的线路仿真文件里可以看到一些虚线勾出的传输线、芯片脚、始端串阻和上下拉终端匹配电阻等。下面，我们开始导入主芯片DSP的数据线D0脚模型。左键点芯片管脚处的标志，出现未知管脚，然后再按下图的红线所示线路选取芯片IBIS模型中的对应管脚。 3http://bbs.elecfans.com/ 电子技术论坛 http://www.elecfans.com 电子发烧友点OK后退到“ASSIGN Models”界面。选管脚为“Output”类型。这样，一样管脚的配置就完成了。同样将DRAM的数据线对应管脚和3245的对应管脚IBIS模型加上(DSP输出，3245高阻，DRAM输入)。下面我们开始建立传输线模型。左键点DSP芯片脚相连的传输线，增添传输线，然后右键编辑属性。因为我们使用四层板，在表层走线，所以要选用“Microstrip”，然后点“Value”进行属性编辑。这里，我们要编辑一些PCB的属性，布线长度、宽度和层间距等，属性编辑界面如下：再将其它传输线也添加上。这就是没有加阻抗匹配的仿真模型(PCB最远直线间距1.4inch，对线长为1.7inch)。现在模型就建立好了。仿真及分析下面我们就要为各点加示波器探头了，按照下图红线所示路径为各测试点增加探头：为发现更多的信息，我们使用眼图观察。因为时钟是133M，数据单沿采样，数据翻转最高频率为66.7M，对应位宽为7.58ns。所以设置参数如下：之后按照芯片手册制作眼图模板。因为我们最关心的是接收端(DRAM)信号，所以模板也按照DRAM芯片HY57V283220手册的输入需求设计。芯片手册中要求输入高电平VIH高于2.0V，输入低电平VIL低于0.8V。DRAM芯片的一个NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信号(不长于3ns)：按下边红线路径配置眼图模板：低8位数据线没有串阻可以满足设计要求，而其他的56位都是一对一，经过仿真没有串阻也能通过。于是数据线不加串阻可以满足设计要求，但有一点需注意，就是写数据时因为存在回冲，DRAM接收高电平在位中间会回冲到2V。因此会导致电平判决裕量较小，抗干扰能力差一些，如果调试过程中发现写RAM会出错，还需要改版加串阻。
上传时间： 2013-11-05
上传用户：dudu121
