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基于FPGA的RS码译码器的设计

  • 资源大小:813 K
  • 上传时间: 2013-12-13
  • 上传用户:dsdsads
  • 资源积分:2 下载积分
  • 标      签: FPGA RS码 译码器

资 源 简 介

介绍了符合CCSDS标准的RS(255,223)码译码器的硬件实现结构。译码器采用8位并行时域译码算法,主要包括了修正后的无逆BM迭代译码算法,钱搜索算法和Forney算法。采用了三级流水线结构实现,减小了译码器的时延,提高了译码的速率,使用了VHDL语言完成译码器的设计与实现。测试表明,该译码器性能优良,适用于高速通信。

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