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基于ME算法的RS译码器的设计和FPGA实现

  • 资源大小:5634 K
  • 上传时间: 2024-04-12
  • 上传用户:bluedrops
  • 资源积分:2 下载积分
  • 标      签: FPGA RS译码器

资 源 简 介

RS码已经广泛地应用于通信系统、数字电视和计算机存储系统中,用来提高数据传输的可靠性。本文以DVB标准中定义的RS(204,188)译码器来进行设计。详细介绍了改进的欧几里德(ME)算法及以此算法为基础的RS译码器的设计与实现,采用了流水线结构,对译码器的各个模块进行了分析和建模,并由EDA工具完成了设计的逻辑功能的验证和电路结构的综合,在FPGA上进行了实现,从而完成了整个RS译码器的Top-Down设计。 本文的主要工作有: 1)采用更高效的ME算法,不仅减少了逻辑单元的使用量,而且速度上也得到提高;2)用Verilog HDI,语言实现RS的译码,包括伽罗华(Galoias)域内的乘法除法器的设计,关键方程求解电路等等;3)对于钱氏搜索电路的实现进行了改进,使电路结构进一步简化;4)硬件上用Altera公司Cyclone系列的EPIC20F324C8芯片加以实现。 经过综合和FPGA实现后,发现此RS(204,188)译码器规模大约为3.5万门,工作频率约为134MHz。

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