RS码已经广泛地应用于通信系统、数字电视和计算机存储系统中,用来提高数据传输的可靠性。本文以DVB标准中定义的RS(204,188)译码器来进行设计。详细介绍了改进的欧几里德(ME)算法及以此算法为基础的RS译码器的设计与实现,采用了流水线结构,对译码器的各个模块进行了分析和建模,并由EDA工具完成了设计的逻辑功能的验证和电路结构的综合,在FPGA上进行了实现,从而完成了整个RS译码器的Top-Down设计。 本文的主要工作有: 1)采用更高效的ME算法,不仅减少了逻辑单元的使用量,而且速度上也得到提高;2)用Verilog HDI,语言实现RS的译码,包括伽罗华(Galoias)域内的乘法除法器的设计,关键方程求解电路等等;3)对于钱氏搜索电路的实现进行了改进,使电路结构进一步简化;4)硬件上用Altera公司Cyclone系列的EPIC20F324C8芯片加以实现。 经过综合和FPGA实现后,发现此RS(204,188)译码器规模大约为3.5万门,工作频率约为134MHz。
资源简介: 本课题首先研究了常规的RS译码器的算法,确定在关键方程的计算中采用一种新改进的BM算法,然后提出了基于复数基的有限域快速并行乘法器和利用幂指数相减进行除法计算的有限域除法器,通过这些优化方法提高了RS译码器的速度,减少了译码延时和硬件资源使用...
上传时间: 2013-06-29
上传用户:gokk
资源简介:RS译码器的C源代码,采用了BM算法,钱搜索,和福尼算法求错误值
上传时间: 2017-08-07
上传用户:cursor
资源简介:这是一个RS译码器的verilog程序运行于quatus
上传时间: 2015-05-31
上传用户:mikesering
资源简介:基于VHDL的LS138译码器的实现 一个很简单的程序
上传时间: 2016-07-25
上传用户:anng
资源简介:程序提供了一种高效简单的38译码器的算法,非常实用
上传时间: 2016-11-14
上传用户:ainimao
资源简介:基于VDHL的38译码器的实现与58分频器的实现 FPGA主芯片:CycloneII EP2C35F672C6
上传时间: 2014-01-17
上传用户:banyou
资源简介:卷积码是广泛应用于卫星通信、无线通信等多种通信系统的信道编码方式。Viterbi算法是卷积码的最大似然译码算法,该算法译码性能好、速度快,并且硬件实现结构比较简单,是最佳的卷积码译码算法。随着可编程逻辑技术的不断发展,使用FPGA实现Viterbi译码器的设...
上传时间: 2013-06-24
上传用户:myworkpost
资源简介:Turbo码是一类并行级联的系统卷积码,它是在综合级联码、最大后验概率(MAP)译码、软输入软输出及迭代译码等理论基础上的一种创新。Turbo码的基本原理是通过对编码器结构的巧妙设计,多个子码通过交织器隔离进行并行级联编码输出,增大了码距。译码器则以类似...
上传时间: 2013-04-24
上传用户:shanml
资源简介:本文以某型号接收机的应用为背景,主要论述了如何实现基于FPGA的参数化的Viterbi译码器的知识产权(IP)核。文中详细论述了译码器的内部结构、VerilogHDL(硬件描述语言)实现、仿真测试等。这些可变的参数包括:码型、ACS(加比选)单元的数目、软判决比特数、回溯...
上传时间: 2013-04-24
上传用户:waizhang
资源简介:四位微程序控制器的指令译码器,运用VHDL语言实现。
上传时间: 2017-07-18
上传用户:qunquan
资源简介:纠错码技术是一种通过增加一定冗余信息来提高信息传输可靠性的有效方法。RS码是一种典型的纠错码,在线性分组码中,它具有最强的纠错能力,既能纠正随机错误,也能纠正突发错误,在深空通信、移动通信、磁盘阵列、光存储及数字视频广播(DVB)等系统中具有广泛...
上传时间: 2013-07-20
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资源简介:介绍了符合CCSDS标准的RS(255,223)码译码器的硬件实现结构。译码器采用8位并行时域译码算法,主要包括了修正后的无逆BM迭代译码算法,钱搜索算法和Forney算法。采用了三级流水线结构实现,减小了译码器的时延,提高了译码的速率,使用了VHDL语言完成译码器...
上传时间: 2013-10-17
上传用户:cc1915
资源简介:介绍了符合CCSDS标准的RS(255,223)码译码器的硬件实现结构。译码器采用8位并行时域译码算法,主要包括了修正后的无逆BM迭代译码算法,钱搜索算法和Forney算法。采用了三级流水线结构实现,减小了译码器的时延,提高了译码的速率,使用了VHDL语言完成译码器...
上传时间: 2013-12-13
上传用户:yzhl1988
资源简介:基于FPGA自适应高速RS编译码器的IP核设计
上传时间: 2016-05-10
上传用户:asdkin
资源简介:基于MATLAB的2_1_7_维特比译码器的并行算法实现
上传时间: 2016-06-09
上传用户:古谷仁美
资源简介:Reed-Solomon码(简称RS码)是一种具有很强纠正突发和随机错误能力的信道编码方式,在深空通信、移动通信、磁盘阵列以及数字视频广播(DVB)等系统中具有广泛的应用。 本文简要介绍了有限域基本运算的算法和常用的RS编码算法,分析了改进后的Euclid算法和改进后的...
上传时间: 2013-06-11
上传用户:奇奇奔奔
资源简介:RS(Reed-Solomon)码是差错控制领域中一类重要的线性分组码,由于其出众的纠错能力,被广泛地应用于各种差错控制系统中,以满足对数据传输通道可靠性的要求。 本文主要研究RS码的编译码方法以及基于FPGA(Field Programmable Gate Array)的RS码的实现方法。对所...
上传时间: 2013-04-24
上传用户:qoovoop
资源简介:可靠通信要求消息从信源到信宿尽量无误传输,这就要求通信系统具有很好的纠错能力,如使用差错控制编码。自仙农定理提出以来,先后有许多纠错编码被相继提出,例如汉明码,BCH码和RS码等,而C。Berrou等人于1993年提出的Turbo码以其优异的纠错性能成为通信界...
上传时间: 2013-04-24
上传用户:ziyu_job1234
资源简介:该程序是RS编译码器的MATLAB仿真程序,里面有对程序的详细说明和解释。包括编码算法和译法算法的原理,流程以及代码实现。对掌握RS码有非常好的学习价值。
上传时间: 2013-12-31
上传用户:爺的气质
资源简介: 本文对于全并行Viterbi译码器的设计及其FPGA实现方案进行了研究,并最终将用FPGA实现的译码器嵌入到某数字通信系统之中。 首先介绍了卷积码及Viterbi译码算法的基本原理,并对卷积码的纠错性能进行了理论分析。接着介绍了Viterbi译码器各个模块实现的...
上传时间: 2013-07-30
上传用户:13913148949
资源简介:本文提出了一种高速Viterbi译码器的FPGA实现方案。这种Viterbi译码器的设计方案既可以制成高性能的单片差错控制器,也可以集成到大规模ASIC通信芯片中,作为全数字接收的一部分。 本文所设计的Viterbi译码器采用了基四算法,与基二算法相比,其译码速率在理论...
上传时间: 2013-04-24
上传用户:181992417
资源简介:·卷积编码及基于DSP的Viterbi译码器设计
上传时间: 2013-04-24
上传用户:Jason1990
资源简介:贝叶斯学习算法分类文本。基于朴素贝叶斯分类器的文本分类的通用算法,是目前所知文本分类算法中最有效的一类
上传时间: 2014-01-19
上传用户:zhaiyanzhong
资源简介:贝叶斯学习算法分类文本。基于朴素贝叶斯分类器的文本分类的通用算法,是目前所知文本分类算法中最有效的一类
上传时间: 2015-07-19
上传用户:CHINA526
资源简介:三篇关于Viterbi FPGA编译码器的优化设计文档: 1、Viterbi译码器的FPGA设计实现与优化.pdf 2、Viterbi译码器的低功耗设计.pdf 3、基于FPGA的高速并行Viterbi译码器的设计与实现.pdf
上传时间: 2013-11-27
上传用户:邶刖
资源简介:基于VHDL语言的HDB3码编译码器的设计 HDB3 码的全称是三阶高密度双极性码,它是数字基带传输中的一种重要码型,具有频谱中无直流分量、能量集中、提取位同步信息方便等优点。HDB3 码是在AMI码(极性交替转换码)的基础上发展起来的,解决了AMI码在连0码过多时...
上传时间: 2015-12-21
上传用户:jeffery
资源简介:基于SystemView的汉明码编译码器的仿真
上传时间: 2013-12-22
上传用户:wlcaption
资源简介:译码器的逻辑功能是将已赋予特定含义的一组二进制输入代码的原意"翻译"出来,变成对应的输出高低电平信号.该程序为3-8译码器.基于VHDL,其开发环境是MAXPLUS2.
上传时间: 2013-12-23
上传用户:lepoke
资源简介:<Verilog HDL 语言编程》 RS(204,188)译码器的设计
上传时间: 2013-11-30
上传用户:lizhen9880
资源简介:cpld/FPGA RS(204,188)译码器的verilog程序
上传时间: 2016-11-05
上传用户:tyler