传统的图像压缩标准(JPEG)是基于DCT变换的，在压缩率较高的情况下存在马赛克效应并且解压缩后图像的主观质量不高。新的压缩标准JPEG2000改善了这些特性，在较高压缩率下仍然能得到很好的图像质量，而且支持渐进传输、ROI、以及有损和无损压缩。在很多场合下需要对图像进行实时的无损压缩，但是由于JPEG2000变换编码和熵编码算法复杂，运算强度高，现有的通用CPU加软件处理的方案难以达到目的，或者需要付出高昂的代价。设计用FPGA实现JPEG2000的图像压缩是一个很好的选择，因为硬件可以获得比软件高得多的速度。 本文对JPEG2000的核心部分——小波变换编码进行了FPGA实现技术方面的研究，研究了一种基于预测和提升电路复用的折叠电路结构，这种电路结构充分利用5/3提升小波变换有利于硬件实现的特点，达到了较高的性能。它不同于已有的基于长流水线或者折叠电路的结构，具有以下特点：小波变换电路采用了基于行输入的电路结构，减少了存储单元的需求量，同时提高了电路的独立性和可移植性；运用预测电路和更新电路复用的方式，提高硬件利用率到100％，同时简化了地址控制单元；针对周期镜像边界延拓的运算特点，采用了“内嵌边界延拓”的电路结构，无需对输入数据进行预处理；在对电路时序进行详细分析的基础上，在关键路径上加入流水寄存器，提高了器件运行的速度。 运用HDL语言程序实现了本文提出的电路结构，在EDA工具中进行了综合，生成了RTL级电路，并且进行了综合后仿真。仿真结果表明设计完全正确，并且得到了很好的性能。当目标器件为Altera公司的Cyclone时，一维小波变换电路总共消耗214个LE，最高频率达到153MHz。 在一维小波变换电路的基础上，初步研究了行和列同时进行变换的二维小波变换电路结构，针对二维结构下缓存读写冲突的问题，给出了基于乒乓结构的二维小波变换电路架构。
