基本后端流程（漂流&雪拧） 本教程将通过一个8*8的乘法器来进行一个从verilog代码到版图的整个流程（当然只是基本流程，因为真正一个大型的设计不是那么简单就完成的），此教程的目的就是为了让大家尽快了解数字IC设计的大概流程，为以后学习建立一个基础。此教程只是本人探索实验的结果，并不代表内容都是正确的，只是为了说明大概的流程，里面一定还有很多未完善并且有错误的地方，我在今后的学习当中会对其逐一完善和修正。 此后端流程大致包括以下内容： 1. 逻辑综合（逻辑综合是干吗的就不用解释了把？） 2. 设计的形式验证（工具formality）
