仿真的过程
编译Compile VCS对源文件进行编译，生成中间文件和可执行文件仿真Simulate运行可执行文件，对设计进行仿真调试
通过观察波形、设置断点、追踪信号、查看schematic等来发现错误，并进行纠正
覆盖率测试
通过在编译时，加入覆盖率测试的选项、仿真后，生成包含覆盖率信息的中间文件来显示测试平台的正确性和完备性。
一个常见的编译命令如下：
vcs f-y+libext+-V\
-P-Mupdate-o-I +V2k-R-RI-s\
-debug_all+vcsd +define++timopt+<>-line\
+incdir+++memopt[+2]-sverilog-mhdl +ad\
-full64-comp64+nospecify +notimingcheck-ntb +race\
-ova_file +vpdfile++vpdfilesize+\
+vpdupdate +cli++vcs+initmem+011lxlz\
+vcs+initreg+0|1lx|z +Vc
-cm lineltgllcondlfsmlpathlbranch-cm_dir\
-vlib-file是Verilog文件，包含了引用的module的定义，可以是绝对路径，也可以是相对路劲。
-y1ibdir是参考库的目录，vcs从该目录下寻找包含引用的module的Verilog文件，这些文件的文件名必须和引用的module的名一样
+libextt++..vcs在参考库目录下寻找以.v和.vhd为扩展名的文件。
多个扩展名之间用“+”连接。
