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软件设计/软件工程
> 用VerilogHDL的16*16乘法器的设计实现
用VerilogHDL的16*16乘法器的设计实现
资源大小：
2 K
上传时间：
2017-08-29
上传用户：
uimeet
资源积分：
2 下载积分
标 签：
VerilogHDL
16
乘法器
设计实现
资 源 简 介
用VerilogHDL的16*16乘法器的设计实现，采用的是移位相乘方法
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