本设计是用32位的并行全加器的,可以实现浮点运算!
资源简介:本设计是用32位的并行全加器的,可以实现浮点运算!
上传时间: 2014-01-22
上传用户:WMC_geophy
资源简介:本设计是关于方波发生器和音调识别器的设计,以NE567音调解码器为基础器件,配上其它适当的零部件,在试验箱上进行电路的设计连接。本文详细介绍了LM567的内部结构、工作原理、性能指标和选择参数以及用其所设计的频率调制器(方波发生器)和音频信号识别器(...
上传时间: 2014-01-12
上传用户:ardager
资源简介:8*8乘法器及其测试:采用booth编码的乘法器:1. ultipler_quick_add_4 即4位的并行全加器,在这里主要起了两个作用:第一个是在求部分积单元时,当编码为3x时用来输出部分积;另外一个是在将部分积加起来时,求3到6位时所用到。 2. ultiplier_quick_add_5...
上传时间: 2016-07-12
上传用户:zhaiye
资源简介:本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言描述.
上传时间: 2013-12-03
上传用户:moerwang
资源简介:用汇编语言实现四则运算,其中数值的范围是用32位长字节表示的范围
上传时间: 2013-12-19
上传用户:561596
资源简介:本设计是用8255实现模拟交通灯的工作 同时以4*4点阵键盘控制其状态
上传时间: 2014-01-24
上传用户:aig85
资源简介:本设计是设计了一个4位全加器的内容,是由4个一位全加器串联而成的
上传时间: 2017-08-15
上传用户:水口鸿胜电器
资源简介:用VHDL设计一个4位二进制并行半加器,要求将被加数、加数和加法运算和用动态扫描的方式共阴数码管一同时显示出
上传时间: 2014-11-24
上传用户:haohaoxuexi
资源简介:本设计是一个八位被除数除以四位除数,得到不超过四位的商的整数除法器。被除数、除数、商和余数都是无符号整数。
上传时间: 2017-02-03
上传用户:baiom
资源简介:这是用AVR8位单片机控制语言芯片发音的一个指南,有参考价值
上传时间: 2015-04-05
上传用户:xauthu
资源简介:本程序是用Visual Basic来建立数据库管理系统的经典例程。
上传时间: 2013-12-20
上传用户:frank1234
资源简介:本代码是用C#结合正则表达式处理字符串的源码,针对网页特殊html的源代码的替换,过滤,查找等强大功能.
上传时间: 2016-08-26
上传用户:aig85
资源简介:此程序是用VHDL硬件描述语言编写的,实现四位全加器的功能
上传时间: 2017-01-07
上传用户:天诚24
资源简介:本程序是用matlable求任意一个二维矩阵的边界矩阵,与C和C++不同,这里不只用循环,比C和C++要方便快的多。
上传时间: 2017-02-19
上传用户:三人用菜
资源简介:本程序是用来计算消除趋势波动分析方法的C程序
上传时间: 2013-12-21
上传用户:lizhizheng88
资源简介:全加器的详细设计思路和用VHDL语言编写的详细源代码
上传时间: 2014-01-12
上传用户:zhaiyanzhong
资源简介:本文件包是在MAX+plus II 软件环境下实现全加器的逻辑功能
上传时间: 2016-01-09
上传用户:jing911003
资源简介:这是一个利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真图的 请叫站长联系我
上传时间: 2014-05-31
上传用户:lht618
资源简介:本程序是基于MFRC500射频卡读写器的单片机控制程序,所用单片机为AT89C52.
上传时间: 2016-10-17
上传用户:wqxstar
资源简介:基于eda中vhdl语言的一位全加器的设计,详细的设计过程和实验现象,相互学习
上传时间: 2014-01-15
上传用户:baiom
资源简介:1位全加器的vhdl设计 通过两个半加起实现
上传时间: 2017-01-12
上传用户:徐孺
资源简介:用VHDL写的一个8位全加器的实验程序,供新手参考
上传时间: 2017-03-03
上传用户:lx9076
资源简介:三位全加器的源代码,和测试代码,用Verilog HDL实现的!
上传时间: 2013-12-22
上传用户:erkuizhang
资源简介:用VHDL语言在CPLD/FPGA上实现浮点运算的方法
上传时间: 2013-09-05
上传用户:life840315
资源简介:用VHDL语言在CPLD/FPGA上实现浮点运算的方法
上传时间: 2015-04-27
上传用户:fandeshun
资源简介:2级流水线实现的8位全加器的VHDL代码,适用于altera系列的FPGA/CPLD
上传时间: 2014-06-15
上传用户:zhanditian
资源简介:一篇关于DSP芯片的定点运算的文章 对用定点dsp实现浮点运算大有帮助
上传时间: 2014-01-14
上传用户:gaome
资源简介:这是一个利用MAX PULL 制作的VHDL的全加器的程序 如果有需要仿真图的 请叫站长联系我
上传时间: 2016-07-30
上传用户:asdkin
资源简介:用C++实现的利用整型数实现浮点运算的系列方法重载.
上传时间: 2016-10-08
上传用户:妄想演绎师
资源简介:这个源程序是关于全加器的,又需要的同学可以借鉴一下
上传时间: 2014-01-12
上传用户:LouieWu