使用verilog编写分频器,包括奇分频和偶分频,可以进行任意奇偶分频
资源简介:使用verilog编写分频器,包括奇分频和偶分频,可以进行任意奇偶分频
上传时间: 2016-01-23
上传用户:stvnash
资源简介:本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计,包括偶数分频、非 50%占空比和 50%占空比的奇数分频、半整数 (N+0.5)分频、小数分频、分数分频以及积分分频。所有实现均可 通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合,形成可...
上传时间: 2013-12-15
上传用户:从此走出阴霾
资源简介:用verilog编写适中分频器 并且还有测试程序
上传时间: 2013-11-28
上传用户:dongqiangqiang
资源简介:用verilog编写适中分频器 并且还有测试程序
上传时间: 2013-12-17
上传用户:evil
资源简介:用verilog编写的三分频器代码,用modelsim测试没有问题,有问题请反馈给我
上传时间: 2017-02-26
上传用户:zhangqi
资源简介:用verilog实现基于FPGA的通用分频器
上传时间: 2013-08-30
上传用户:xingyuewubian
资源简介:HT49 MCU的可编程分频器(PFD)使用指南 本文主要介绍 HT49 单片机可编程分频器(PFD)的使用及注意事项。
上传时间: 2013-11-03
上传用户:crazyer
资源简介:用VHDL编写的8位全加器,数字分频器等程序
上传时间: 2013-12-16
上传用户:ztj182002
资源简介:利用VHDL语言编写的一个16分频器,另外可以在程序中修改为任意2N的分频器
上传时间: 2014-01-18
上传用户:erkuizhang
资源简介:用verilog实现基于FPGA的通用分频器
上传时间: 2015-08-20
上传用户:songrui
资源简介:这是用VHDL 语言编写的参数可以直接设置的2n倍时钟分频器,在运用时,不需要阅读VHDL源代码,只需要把clk_div2n.vhd加入当前工程便可以直接调用clk_div2n.bsf。
上传时间: 2015-08-23
上传用户:xinyuzhiqiwuwu
资源简介:一个3分频器。可进一步改装成实际需要的分频器使用
上传时间: 2014-11-28
上传用户:ruixue198909
资源简介:《分频器设计》绝对好用的EDA实验程序!已经通过测试。VHDL语言编写
上传时间: 2013-11-29
上传用户:star_in_rain
资源简介:基于FPGA的分频器设计,已经通过了仿真(VHDL语言编写)
上传时间: 2013-12-14
上传用户:haoxiyizhong
资源简介:verilog分频器~时钟为50hmz,波特率采用9600bps~
上传时间: 2013-12-27
上传用户:lwwhust
资源简介:任意整数分频器的vhdl源程序,放心使用. 无版权问题,欢迎copy.
上传时间: 2016-01-28
上传用户:372825274
资源简介:基于fpga和sopc的用VHDL语言编写的EDA数控分频器
上传时间: 2014-01-03
上传用户:yan2267246
资源简介:vhdl语言编写的2分频器代码,简单易懂
上传时间: 2014-01-08
上传用户:lht618
资源简介:分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL,Xilinx的DLL)来进行时钟的分频、倍频以及相移设计,但是,对于时钟要求不太严格的设计,通过自主设计进行时钟分频的实现方法仍然非常流行。首先...
上传时间: 2016-06-14
上传用户:wpwpwlxwlx
资源简介:该源码为VHDL语言编写的分频器,在W-4b教学平台上通过验证
上传时间: 2016-09-17
上传用户:erkuizhang
资源简介:用verilog HDL实现的任意 频率分频器源代码,是一个通用的程序
上传时间: 2014-01-07
上传用户:alan-ee
资源简介:这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器,通过两个并行进程对输入信号CLK进行8分频,占空比为1:7
上传时间: 2017-01-19
上传用户:xiaohuanhuan
资源简介:半整数分频器的实现(verilog),本文以6.5分频为例!很实用的!
上传时间: 2014-08-20
上传用户:pompey
资源简介:标签: verilog 分频器 N倍奇数分频器.(verilog) N_odd_divider.v / verilog module N_odd_divider (
上传时间: 2014-01-12
上传用户:nanxia
资源简介:verilog实现的奇数分频器 针对任何规模的奇数分频
上传时间: 2017-06-19
上传用户:GavinNeko
资源简介:用verilog实现了奇数和偶数不同的分频器设计
上传时间: 2016-07-11
上传用户:jhjjh
资源简介:这是用VHDL语言写的32位分频器的程序,可直接运行,看结果,欢迎使用。多指正,交流。
上传时间: 2015-05-11
上传用户:chenlong
资源简介:带分频器的bcd计数电路设计,verilog源码
上传时间: 2014-01-14
上传用户:s363994250
资源简介:基于VHDL语言描述的一个分频器,根据端口值,可作为四分频,八分频等分频器使用。
上传时间: 2013-12-31
上传用户:集美慧
资源简介:分频器,用于时钟信号的分频及倍频,供专业人事学习研究使用
上传时间: 2016-09-18
上传用户:caiiicc