用VHDL设计一个4位二进制并行半加器,要求将被加数、加数和加法运算和用动态扫描的方式共阴数码管一同时显示出
资源简介:用VHDL设计一个4位二进制并行半加器,要求将被加数、加数和加法运算和用动态扫描的方式共阴数码管一同时显示出
上传时间: 2014-11-24
上传用户:haohaoxuexi
资源简介:8*8乘法器及其测试:采用booth编码的乘法器:1. ultipler_quick_add_4 即4位的并行全加器,在这里主要起了两个作用:第一个是在求部分积单元时,当编码为3x时用来输出部分积;另外一个是在将部分积加起来时,求3到6位时所用到。 2. ultiplier_quick_add_5...
上传时间: 2016-07-12
上传用户:zhaiye
资源简介:本程序是利用两个4位二进制并行加法器通过级联方式构成一个8位加法器。
上传时间: 2014-11-29
上传用户:270189020
资源简介:频率计VHDL编程。设计一个4位数字显示的十进制频率计,其测量范围为1MHz,测量值通过4个数码管显示以8421BCD码形式输出,可通过开关实现量程控制,量程分10kHz、100kHz、1MHz三档(最大读数分别为9.999kHz、99.99kHz、999.9kHz); 当输入信号的频率大于相应量...
上传时间: 2014-01-15
上传用户:凤临西北
资源简介:乒乓球游戏机实验报告实验人: 大火虎设计课题: 用VHDL设计一个乒乓球游戏机,用开关来摸拟球手及裁判,用LED来模拟乒乓球,采用每局十一球赛制,比分由七段显示器显示. 设计思路: 采用按功能分块,将整个电路分成若干子程序,利用不同的子程序来实现记分,显示,...
上传时间: 2015-08-25
上传用户:gtzj
资源简介:用VHDL设计一个小游戏的例子,适合教学或自学使用
上传时间: 2015-10-29
上传用户:努力努力再努力
资源简介:用VHDL语句描述4位等值比较器,4选1多路选择器,8位奇偶校验电路功能
上传时间: 2014-01-15
上传用户:FreeSky
资源简介:VHDL实现一个4位十进制加法技术器。。。上传源代码,和大家分享
上传时间: 2013-12-01
上传用户:chenlong
资源简介:用VHDL语言实现4位乘法器,已被测试过,可参考使用
上传时间: 2017-07-09
上传用户:洛木卓
资源简介: (1)设计一个4位十进制的频率计其测量范围1Hz~9.999KHz;6 N3 G8 k( U- @ n* A (2)记数过程结束后,保存并显示结果;
上传时间: 2017-08-21
上传用户:LIKE
资源简介:一﹑指标要求:. A: f5 b G A( d8 n (1)设计一个4位十进制的频率计其测量范围1Hz~9.999KHz;6 N3 G8 k( U- @ n* A (2)记数过程结束后,保存并显示结果;
上传时间: 2014-01-07
上传用户:妄想演绎师
资源简介:本设计是用32位的并行全加器的,可以实现浮点运算!
上传时间: 2014-01-22
上传用户:WMC_geophy
资源简介:用StateCAD设计一个“串进并出的加法器”状态机,并使用StateCAD测试激励生成器设计测试激励,验证该状态机,掌握完整的StateCAD设计流程.
上传时间: 2014-01-04
上传用户:shawvi
资源简介:用VHDL编译的源代码,4bit加一器,输入一个4位二进制数自动加一,解压后直接用Quartus打开project即可
上传时间: 2016-11-27
上传用户:xzt
资源简介:采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下: 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。 4.共有4个通道(ch1、ch2、ch3、ch4),每个通道配备100 Bytes的RAM,当存满...
上传时间: 2013-12-25
上传用户:zycidjl
资源简介:用VHDL实现一个fir滤波器 设计要求: 1.最小阻带衰减-30db。 2.带内波动小于1db. 3.用MATLIB与MAXPLUS2联合设计与仿真
上传时间: 2013-12-19
上传用户:llandlu
资源简介:一个关于4CAN卡的硬件程序,用VHDL编写.就是4路CAN总线
上传时间: 2013-11-30
上传用户:集美慧
资源简介:实验四 频率计 实验要求:设计一个有效位为4位的十进制的数字频率计。
上传时间: 2014-01-14
上传用户:牛津鞋
资源简介:1、 掌握VHDL的结构以及实例的编程; 2、 学会使用QuartusⅡ平台的开化; 3、 设计一个2位BCD码加法器。
上传时间: 2014-01-22
上传用户:anng
资源简介:4位数据比较器 通过VHDL语言设计出4位数据比较器,了解EDA对数字电路设计的效率和可靠性有极大地提高
上传时间: 2016-08-12
上传用户:1079836864
资源简介:递增方式在4位数码管上向上计数显示从0000-0001->0002……..9999….0000….0001…. -- 利用CPLD设计了一个4位十进制计数器,并用数码管显示当前计数值
上传时间: 2013-12-16
上传用户:ardager
资源简介:使用状态机设计一个5位序列检测器。从一串二进制码中检测出一个已预置的5位二进制码
上传时间: 2013-12-13
上传用户:xz85592677
资源简介:本设计是设计了一个4位全加器的内容,是由4个一位全加器串联而成的
上传时间: 2017-08-15
上传用户:水口鸿胜电器
资源简介:本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言描述.
上传时间: 2013-12-03
上传用户:moerwang
资源简介:用VHDL设计的一个FIFO存储器
上传时间: 2017-09-09
上传用户:stampede
资源简介:采用VHDL语言设计一个4通道的数据采集控制模块.
上传时间: 2022-04-25
上传用户:
资源简介:该源程序是软件测试作业答案。要求: 用脚本设计一个可编程的宏录制工具,替代鼠标和键盘的操作,实现对画图程序的测试, 1 、写出宏录制工具的设计文档, 2、编程实现对画图程序中部分菜单功能(不少于4项)的测试以及对部分绘图工具功能(不少于两...
上传时间: 2013-12-19
上传用户:stampede
资源简介:多功能数字钟设计 一、设计任务: (一)主体功能 用HDL设计一个多功能数字钟,包含以下主要功能: 1.计时及校时,时间可以24小时制或12小时制显示 2.日历:显示年月日星期,及设定设定功能 3.跑表:启动/停止/保持显示/清除 4.闹钟:设定闹钟时间,整...
上传时间: 2013-12-31
上传用户:songrui
资源简介:这是一个4位全加器,用一个1位半价做的一位全加,然后做成的四位半加。
上传时间: 2016-04-30
上传用户:上善若水
资源简介:用VHDL描述一个让6个数码管同时显示的控制器,同时显示0、1、2、3、4、5这6个不同的数字图形到6个数码管上,输入时钟调节频率,使得能够观察到稳定显示的6个数字。可异步复位
上传时间: 2014-11-04
上传用户:gaojiao1999