介绍告警相关性分析及其相关研究,并提出了1 个通用的告警相关性分析模型. 在分析模型中制定了告警 相关性的描述语言和规则发现步骤. 基于此,讨论了基于告警相关性分析的通信网故障诊断系统. 最后给出了

资 源 简 介

介绍告警相关性分析及其相关研究,并提出了1 个通用的告警相关性分析模型. 在分析模型中制定了告警 相关性的描述语言和规则发现步骤. 基于此,讨论了基于告警相关性分析的通信网故障诊断系统. 最后给出了告 警相关性分析模型在通信网中实现的前提条件和特点. 仿真实验表明,该模型可以压缩冗余告警信息,有利于故障 定位.

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• Verilog HDL硬件描述语言 01简介.PDF 02HDL指南.PDF 03语言要素.PDF 04表达式.PDF 05门电平模型化.PDF 06用户定义原语.PDF 07数据流模型
• 该程序用VHDL硬件描述语言编写而成,已调试通过,程序运行后可实现三分频,这样就用软件设计代替了硬件设计,方便,稳定,不需要硬件调试!
• 该代码用硬件描述语言Verilog系统地描述了I2C总线接口的位比特主控转换模型。对学习FPGA和I2C总线接口有极大地帮助。
• 用VHDL硬件描述语言实现的良好运行的三分频电路
• 1．6个数码管动态扫描显示驱动 2．按键模式选择(时分秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、动态扫描显示驱动模块、顶层模块。要求有闹钟定闹
• 1．6个数码管静态显示驱动 2．按键模式选择(时分秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、显示译码模块、顶层模块。要求使用实验箱右下角的6个
• 正交频分复用的硬件描述语言实现
• 此程序是用硬件描述语言VHDL编写的分频程序
• 用硬件描述语言编写的跑表程序。实现了跑表秒到分的记时。