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利用verilog hdl编写的浮点加法器运算单元

  • 资源大小:13 K
  • 上传时间: 2013-11-29
  • 上传用户:Fiona1207
  • 资源积分:2 下载积分
  • 标      签: verilog hdl 编写 浮点

资 源 简 介

利用verilog hdl编写的浮点加法器运算单元,单精度。

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