利用verilog hdl编写的浮点加法器运算单元,单精度。
资源简介:利用verilog hdl编写的浮点加法器运算单元,单精度。
上传时间: 2013-11-29
上传用户:王庆才
资源简介:介绍关于FPGA的浮点加法器运算单元设计
上传时间: 2014-01-24
上传用户:kbnswdifs
资源简介:基于Vhdl语言的32位单精度的浮点加法器
上传时间: 2017-09-09
上传用户:manking0408
资源简介:verilog编写的32位浮点加法器
上传时间: 2015-03-09
上传用户:372825274
资源简介:这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.
上传时间: 2013-11-29
上传用户:jjj0202
资源简介:用verilog hdl编写的一些例程,包括加法器/减法器等等,例子较多就不一一列举了
上传时间: 2013-12-20
上传用户:fhzm5658
资源简介:verilog hdl 编写的PWM,是初学CPLD者入门Z资源,epm7128stc100-10
上传时间: 2013-08-30
上传用户:aa54
资源简介:这是一个verilog hdl编写的RISC cpu的程序,该程序共10个子程序,实现了简单的RISC cpu,可供初学者参考,学习硬件描述语言,及设计方法。该程序通过了modelsim仿真验证。
上传时间: 2015-03-26
上传用户:qiao8960
资源简介:浮点加法器的Vhdl算法设计 浮点加法器的Vhdl算法设计
上传时间: 2014-01-13
上传用户:z754970244
资源简介:verilog hdl编写的CPU模型,很经典,比较通用
上传时间: 2013-12-24
上传用户:龙飞艇
资源简介:verilog hdl编写的总线功能模型,十分有用,需要的下载
上传时间: 2013-12-20
上传用户:ls530720646
资源简介:verilog hdl编写的串并转换。采用iout类型口。包含源文件和测试文件。用Modsim编译。
上传时间: 2014-01-15
上传用户:lanwei
资源简介:verilog hdl 编写的PWM,是初学CPLD者入门Z资源,epm7128stc100-10
上传时间: 2015-09-05
上传用户:gdgzhym
资源简介:verilog hdl编写的出租车计费系统
上传时间: 2015-11-20
上传用户:nanshan
资源简介:verilog hdl编写的四位数码管动态显示程序,外围电路用CPLD来实现
上传时间: 2016-06-12
上传用户:米卡
资源简介:用verilog hdl编写的0832源程序,实现对0832实现D/A转换。也可方便地转换为vhdl源程序。
上传时间: 2013-11-25
上传用户:qiao8960
资源简介:verilog hdl 编写的CY7C68013 SLAVE FIFO接口程序,实际测试可用。可以直接跟上位机连接,传输数据。
上传时间: 2016-10-13
上传用户:ljmwh2000
资源简介:用verilog hdl编写的VGA显示驱动程序
上传时间: 2013-12-09
上传用户:banyou
资源简介:浮点加减运算的后规格化Vhdl程序源代码,很不错,希望对大家有用
上传时间: 2016-12-27
上传用户:sxdtlqqjl
资源简介:verilog hdl编写的4条指令CPU
上传时间: 2014-01-27
上传用户:Ants
资源简介:用verilog hdl编写的基于fpga的动态数码管显示程序。
上传时间: 2017-07-09
上传用户:13681659100
资源简介:用verilog hdl编写的秒表设计,可以实现百分之一秒,十分之一秒,秒,十秒等功能。
上传时间: 2017-07-09
上传用户:离殇
资源简介:用verilog hdl编写的并串转换模块,在ISE软件仿真过,也可综合
上传时间: 2014-10-10
上传用户:han_zh
资源简介:32位单精度浮点加法器。进行用加法运算,仿真输出
上传时间: 2013-04-24
上传用户:x4587
资源简介:这是用vhdl编写的四位加法器,请多指教
上传时间: 2013-12-12
上传用户:yepeng139
资源简介:好用的浮点乘法器,可完成32位IEEE格式的浮点乘法,经过仿真通过
上传时间: 2014-01-03
上传用户:heart520beat
资源简介:新型的浮点乘法器 用csa来实现可以用在浮点乘法器的地方
上传时间: 2016-12-27
上传用户:wff
资源简介:一个32位元的浮点数加法器,可将两IEEE 754格式内的值进行相加
上传时间: 2013-12-23
上传用户:四只眼
资源简介:键盘鼠标的原代码,用FPGA实现,使用verilog hdl编写,已经使用FPGA验正过了,完全可以用
上传时间: 2013-12-12
上传用户:athjac
资源简介:实现简单的UART功能,在QUARTUS4.0下编译通过,采用verilog hdl编写.
上传时间: 2013-12-18
上传用户:hfmm633