EDA条件下乘法器的实现。AHDL语言实现输入显示乘法等功能
资源简介:EDA条件下乘法器的实现。AHDL语言实现输入显示乘法等功能
上传时间: 2014-01-01
上传用户:woshiayin
资源简介:GF_2_m_域乘法器的快速设计及FPGA实现,对于rs编翼码的理解和设计有帮助
上传时间: 2013-08-16
上传用户:tangsiyun
资源简介:GF_2_m_域乘法器的快速设计及FPGA实现,RS编码及其译码都是在GF_2_m_域中进行的
上传时间: 2016-09-22
上传用户:xsnjzljj
资源简介:GF_2_m_域乘法器的快速设计及FPGA实现,对于rs编翼码的理解和设计有帮助
上传时间: 2013-12-12
上传用户:日光微澜
资源简介:加法器树乘法器结合了移位相加乘法器和查找表乘法器的优点。它使用的加法器数目等于操作数位数减 1 ,加法器精度为操作数位数的2倍,需要的与门数等于操作数的平方。 因此 8 位乘法器需要7个15位加法器和64个与门
上传时间: 2014-01-18
上传用户:guanliya
资源简介:二维码QR的编码实现。C语言实现。希望各位一起学习。一起做条码开发
上传时间: 2017-07-17
上传用户:woshiayin
资源简介:关于硬件平台实现乘法器的构架的书,不错哦。
上传时间: 2013-12-26
上传用户:gxmm
资源简介:乘法器的实现,两种方法,调用IPcore及手动编写,基于ISE软件下的VHDL语言实现
上传时间: 2014-01-18
上传用户:集美慧
资源简介:布斯乘法器的VHDL程序,下載後直接解壓縮複製貼上到你的EDATOOL就可以.
上传时间: 2015-05-20
上传用户:zycidjl
资源简介:用walsh算法实现的符号数乘法器,asic流片时,可以不用公司的付费乘法器的ip core.
上传时间: 2015-06-22
上传用户:liuchee
资源简介:在一个QQ群的聊天中,朋友说让我统计下各人发言的次数。并把聊天记录(就在QQ的信息管理器里把该群的聊天记录导出为文本文件)发给了我。我的程序实现了输入某个该群里的QQ号码,再导入聊天记录文件,统计出该人发言的总字数。
上传时间: 2015-06-28
上传用户:xhz1993
资源简介:用c 实现乘法器的功能,我已经用过并调试过了,很好的原代码
上传时间: 2014-01-20
上传用户:cc1
资源简介:一个在WINDOWS下的简单驱动程序的例子。用VC++实现。希望对大家有帮助。
上传时间: 2016-05-07
上传用户:金宜
资源简介:dos下分别用汇编指令和c语言实现pci设备的访问。
上传时间: 2016-09-06
上传用户:klin3139
资源简介:DEMO展示了LINUX下定时器的使用。在LINUX下测试通过。通过信号机制实现定时,准确而不浪费系统资源。
上传时间: 2016-11-25
上传用户:aig85
资源简介:复乘法器的FPGA实现, 希望对初学者有帮助
上传时间: 2016-12-09
上传用户:Pzj
资源简介:这两个分别是8位乘法器的VHDL语言的实现,并经过个人用QUARTUS的验证,另外一个是奔腾处理器的设计思想
上传时间: 2016-12-26
上传用户:kr770906
资源简介:新型的浮点乘法器 用csa来实现可以用在浮点乘法器的地方
上传时间: 2016-12-27
上传用户:wff
资源简介:椭圆曲线加密算法中的乘法器的生成,主要功能是实现在素域上的多项式模P(大素数)乘的运算。
上传时间: 2014-06-11
上传用户:waizhang
资源简介:基于CPLD/FPGA的十六位乘法器的VHDL实现
上传时间: 2013-12-16
上传用户:qq1604324866
资源简介:用VerilogHDL的16*16乘法器的设计实现,采用的是移位相乘方法
上传时间: 2017-08-29
上传用户:haoxiyizhong
资源简介:该文档为三种高速乘法器的FPGA实现及性能比较简介资料,讲解的还不错,感兴趣的可以下载看看…………………………
上传时间: 2021-10-18
上传用户:
资源简介:该文档为基于FPGA的快速阵列乘法器的实现详解资料,讲解的还不错,感兴趣的可以下载看看…………………………
上传时间: 2021-10-24
上传用户:kent
资源简介:通过四位乘法器的实例详细介绍了用VHDL语言设计数字系统的流程和方法,通过仿真实现预定目的.
上传时间: 2016-02-16
上传用户:古谷仁美
资源简介:移位乘法器的输入为两个4位操作数a和b,启动乘法器由stb控制,clk信号提供系统定时。乘法器的结果为8位信号result,乘法结束后置信号done为1. 乘法算法采用原码移位乘法,即对两个操作数进行逐位的移位相加,迭代4次后输出结果。具体算法: 1. 被乘数...
上传时间: 2014-01-03
上传用户:星仔
资源简介:有实验结果,用MOSIN6编写的,是Verilog HDL语言实现的. 练习三 利用条件语句实现计数分频时序电路 实验目的: 1. 掌握条件语句在简单时序模块设计中的使用; 2. 学习在Verilog模块中应用计数器; 3. 学习测试模块的编写、综合和不同层次的仿真。 练习四 ...
上传时间: 2016-11-19
上传用户:mhp0114
资源简介:本书介绍了在Microsoft Windows 98、Microsoft Windows NT 4.0和Windows NT 5.0下程序写作的方法。这些程序用C语言编写并使用原始的Windows Application Programming Interface(API)。如在本章稍后所讨论的,这不是写作Windows程序的唯一方法。然而,无论最...
上传时间: 2014-11-29
上传用户:haohaoxuexi
资源简介:实现对文件读写的操作。利用STL实现对有很好的移植性
上传时间: 2014-12-06
上传用户:顶得柱
资源简介:实现中缀表达式向后缀表达式的转换。要求: 键盘输入一个表达式,并以字符#表示结束; 输出为后缀表达式形式。
上传时间: 2015-02-04
上传用户:缥缈
资源简介:四位乘法器的VHDL源程序
上传时间: 2013-12-04
上传用户:kristycreasy