本文利用Verilog HDL语言在FPGA上实现I<'2>C总线控制器的功能。首先，研究了I<'2>C总线的规范，又简要介绍了Quartus Ⅱ设计环境和设计方法，以及FPGA的设计流程。在此基础上，重点介绍了I<'2>C控制器的总体设计方案，详细描述时序状态机的工作原理和Verilog HDL语言的实现，以及在Quartus Ⅱ平台上的时序仿真。采用了自顶向下的设计方法，利用了Verilog HDL语言的结构描述风格，把整个设计分成6个模块，时钟分频模块，寄存器组模块，数据接收模块，数据发送模块，输出缓冲模块，时序控制模块，项层模块也采用语言描述。以Altera公司的cycloneⅡ系列的EP2C35器件为载体，设置相应的参数，在Quartus Ⅱ开发平台上，实现系统的功能和时序仿真。
